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苏进

作品数:2 被引量:5H指数:1
供职机构:合肥工业大学理学院更多>>
相关领域:电子电信更多>>

文献类型

  • 2篇中文期刊文章

领域

  • 2篇电子电信

主题

  • 1篇亚稳态
  • 1篇异步
  • 1篇异步FIFO
  • 1篇异步时钟
  • 1篇时钟
  • 1篇特征尺寸
  • 1篇静态存储器
  • 1篇格雷码
  • 1篇VERILO...
  • 1篇CMOS
  • 1篇尺寸
  • 1篇存储器
  • 1篇存储阵列

机构

  • 2篇合肥工业大学

作者

  • 2篇苏进
  • 1篇蔡发志
  • 1篇刘声雷
  • 1篇叶兵
  • 1篇王标

传媒

  • 1篇合肥工业大学...
  • 1篇仪器仪表用户

年份

  • 1篇2008
  • 1篇2007
2 条 记 录,以下是 1-2
排序方式:
CMOS 6管静态存储单元晶体管尺寸的估算
2007年
文章采用萨方程对CMOS工艺的6管静态存储单元结构进行分析计算,探讨了在工艺特征尺寸确定的情况下,晶体管沟道宽度为何值时存储阵列的数据输出延迟最小的估算方法;利用Matlab求解得到一个非线性方程;该方法适用于不同的存储阵列和特征尺寸,可以快速地估算出晶体管沟道宽度,为设计存储器单元版图时提供了方便。
苏进王标张瑾刘声雷
关键词:静态存储器特征尺寸存储阵列
异步FIFO的Verilog HDL设计被引量:5
2008年
使用异步FIFO(First-In First-Out)同步源自不同时钟域之间的数据是在数字IC设计中经常用的方法。本文对异步FIFO进行了分析和研究,采用格雷码指针将地址指针同步到另一时钟域中,利用将地址分区的方法来判断空满状态。用Verilog HDL硬件描述语言对电路进行RTL级设计,使用Modelsim进行功能仿真,最后用FPGA通过了验证。
蔡发志苏进叶兵
关键词:亚稳态格雷码
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