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国家教育部博士点基金(20110111120012)

作品数：22 被引量：45H指数：4
相关作者：梁华国黄正峰李扬徐辉李志杰更多>>
相关机构：合肥工业大学江苏商贸职业学院江苏省南通商贸高等职业学校更多>>
发文基金：国家教育部博士点基金国家自然科学基金江苏省“青蓝工程”基金更多>>
相关领域：自动化与计算机技术电子电信更多>>

文献类型

  • 21篇中文期刊文章

领域

  • 14篇自动化与计算...
  • 9篇电子电信

主题

  • 9篇软错误
  • 6篇电路
  • 5篇锁存
  • 5篇锁存器
  • 3篇单粒子
  • 3篇选择性
  • 3篇冗余
  • 3篇可靠性
  • 3篇SEU
  • 2篇单粒子翻转
  • 2篇裕度
  • 2篇双模冗余
  • 2篇组合电路
  • 2篇NBTI效应
  • 2篇SET
  • 2篇NBTI
  • 1篇单粒子效应
  • 1篇电路性能
  • 1篇多扫描链
  • 1篇折叠

机构

  • 20篇合肥工业大学
  • 1篇江苏省南通商...
  • 1篇江苏商贸职业...

作者

  • 14篇黄正峰
  • 14篇梁华国
  • 4篇李扬
  • 3篇周国祥
  • 3篇李志杰
  • 3篇徐辉
  • 2篇蒋翠云
  • 2篇常郝
  • 2篇易茂祥
  • 2篇陈凡
  • 2篇鲁迎春
  • 2篇陶志勇
  • 2篇彭小飞
  • 2篇申思远
  • 2篇汪静
  • 1篇邢璐
  • 1篇李鑫
  • 1篇汤初
  • 1篇孙超
  • 1篇张丽娜

传媒

  • 5篇电子测量与仪...
  • 3篇合肥工业大学...
  • 3篇电路与系统学...
  • 2篇微电子学与计...
  • 2篇计算机辅助设...
  • 2篇微电子学
  • 1篇电子与信息学...
  • 1篇Journa...
  • 1篇应用科学学报
  • 1篇计算机技术与...

年份

  • 5篇2015
  • 7篇2014
  • 7篇2013
  • 2篇2012
共 22 条 记 录，以下是 1-10
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排序方式：
时序敏感的容软错误电路选择性加固方案被引量：7
2014年
由于瞬态故障引起的电路软错误问题越来越严重,现有的选择性加固方案通常带来较大的时序和面积开销。针对这些问题,提出了在电路时序松弛路径使用高可靠性时空冗余触发器来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。ISCAS’89基准电路的实验数据显示,平均面积开销为60.26%就能将整个电路的软错误率降低90%以上。针对可靠性、性能和面积开销,提出了综合评价指标RAPP。本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了三者的最佳折中。
梁华国陈凡黄正峰
关键词：软错误电路性能可靠性
应用输入向量约束的门替换方法缓解电路老化被引量：3
2013年
为缓解负偏置温度不稳定性(negative bias temperature instability,NBTI)效应引起的电路老化,提高电路可靠性,提出一种在电路待机状态下应用输入向量约束的门替换方法.运用动态和静态的NBTI模型进行感知NBTI的静态时序分析,确定潜在关键路径,考虑路径相关性的关键门算法以确定关键门,并生成能使关键门最大限度处于恢复阶段的输入向量.对输入向量无法控制的关键门采用门替换方法进行内部控制.对ISCAS标准电路的实验结果表明,电路时序余量为5%时,该方法的平均门替换率降低到9.68%,时延改善率提高到39.65%.
李扬梁华国陶志勇
关键词：NBTI
基于故障概率的组合电路软错误率分析被引量：2
2015年
为了在集成电路的设计阶段进行软错误率的有效评估,建立了一种精确的单粒子瞬态故障概率模型与脉冲屏蔽模型,并提出一种基于故障概率的组合电路软错误率评估方法。通过门级仿真可得各个组合逻辑门单元信号概率,将信号概率反转以模拟故障注入,并使用提出的数据通路检索算法可得故障门到锁存器的数据通路。在数据通路上使用不同宽度的正负脉冲模拟不同能量的粒子撞击,并使用提出的单粒子瞬态脉冲屏蔽模型计算可得电路总体错误概率,最后使用提出的基于故障概率的软错误率评估方法计算可得电路总体软错误率。通过对ISCAS’89电路进行实验并与基于向量传播的方法比较,等效精度平均提高近200倍的软错误率评估速度。
闫爱斌梁华国黄正峰袁德冉
关键词：组合电路
考虑工艺偏差的容软错误锁存器设计
2015年
随着集成电路工艺尺寸的不断降低,CMOS电路越来越容易受到单粒子效应的影响并产生软错误.为了降低电路软错误率,提出一种高可靠的容软错误锁存器.该锁存器采用分离反相器P、N管栅极的方法构建内部冗余存储节点使其对SEU完全免疫,并且进行了滤波设计使其可以屏蔽SET.HSPICE的仿真结果表明,与其他加固结构相比,该锁存器在综合考虑容错性能和开销时有明显的优势,而且受到工艺偏差和温度的影响较小.
黄正峰申思远王志
关键词：锁存器软错误单粒子效应
基于折叠计算的多扫描链BIST方案
2013年
为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移入多扫描链.在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%.
梁华国李扬李鑫易茂祥王伟常郝李松坤
关键词：内建自测试多扫描链
基于时序优先的电路容错混合加固方案被引量：4
2014年
为了有效降低容忍软错误设计的硬件和时序开销,该文提出一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略,综合运用触发器替换和复制门法。第1阶段,基于时序优先的原则,在电路时序松弛的路径上使用高可靠性时空冗余触发器来加固电路;第2阶段,在时序紧张的路径使用复制门法进行加固。和传统方案相比,该方案既有效屏蔽单粒子瞬态(SET)和单粒子翻转(SEU),又减少了面积开销。ISCAS’89电路在45 nm工艺下的实验表明,平均面积开销为36.84%,电路平均软错误率降低99%以上。
黄正峰陈凡蒋翠云梁华国
关键词：微电子软错误
基于CVSL结构的组合逻辑选择性加固方案被引量：1
2014年
随着集成电路工艺进入微纳尺度,组合逻辑电路的软错误率不断增加,电路的可靠性受到严重威胁。传统的逻辑门加固结构通常会带来较大的面积开销。文章采用具有鲁棒容错性能的级联电压开关逻辑(cascade voltage switch logic,简称CVSL)门单元,提出"CVSL门对"结构对电路输出端进行选择性加固,以较小面积开销实现电路容错性能的大幅提升。Hspice仿真实验表明"CVSL门对"结构具有良好的容忍故障脉冲性能。ISCAS-89基准电路实验结果表明,被加固电路软错误防护率达90%以上,仅带来12.54%的面积开销,比CWSP单元加固法节省46.57%,比三模冗余结构加固法节省91.78%。
韩健梁华国黄正峰易茂祥
关键词：组合逻辑软错误
一种低开销的抗SEU锁存器被引量：1
2014年
随着微电子技术的不断进步,集成电路工艺尺寸不断缩小,工作电压不断降低,节点的临界电荷越来越小,空间辐射引起的单粒子效应逐渐成为影响芯片可靠性的重要因素之一。针对辐射环境中高能粒子对锁存器的影响,提出了一种低开销的抗SEU锁存器(LOHL)。该结构基于C单元的双模冗余,实现对单粒子翻转的防护,从而降低软错误发生的概率。Spice模拟结果显示,与其他相关文献中加固锁存器相比,LOHL在电路面积、延迟和延迟-功耗积上有优势。
方文庆梁华国黄正峰
关键词：锁存器软错误双模冗余
一种基于二分查找的电路选择性加固方案
2014年
工艺技术进入微米级之后,放射性粒子引起的电路软错误率不断升高,现有加固技术通常会带来较大的面积开销。为了平衡电路面积开销和可靠性,提出了一种新的电路加固平衡指标AF,并基于二分查找替换算法,将电路中的敏感寄存器替换为三模冗余寄存器来有效容忍电路中的软错误。实验结果表明,方案可以使电路平均故障间隔时间(MTBF)平均增加为原来的181.37%,显著地提高了电路的可靠性。在同样的实验条件下,与其他方案相比,提出的方案能获得更小AF值。
张丽娜梁华国黄正峰邢璐
关键词：软错误可靠性
一种新颖高效抗SEU/SET锁存器设计被引量：4
2014年
随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.
梁华国王旭明黄正峰
关键词：单粒子翻转锁存器软错误双模冗余
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