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一种基于延迟线的可测性 设计 测试方法及电路 本申请公开了一种基于延迟线的可测性 设计 测试方法及电路,该方法包括:获取设于所述延迟线输入端的测试点和输出端的观测点;将基于所述测试点设计 的第一控制逻辑,以及基于所述观测点设计 的第二控制逻辑,插入预设的可测性 设计 测试中,以... 吴志平生成可测性 设计 脚本的方法、装置、电子设备及存储介质 本公开提供了一种生成可测性 设计 脚本的方法、装置、电子设备及存储介质,属于可 测试性设计 技术领域,该方法包括:根据待测需求参数中的测试技术指示信息,确定待测目标的测试技术;根据待测目标的测试技术和待测需求参数中的待测目标信息... 杨雷 王盼盼 黄新东 于天笑支持可测性 设计 的无毛刺多时钟切换电路 支持可测性 设计 的无毛刺多时钟切换电路,涉及集成电路技术,本发明包括一个时钟选择译码电路和N个并行的时钟信号支路,N为大于2的整数;所述时钟信号支路包括:一个选择器,一个复位处理器,一个多输入与门,一个同步器,一个支路D触... 李国 邢亚楠 阙小茜 张锐 康暄 陶琼 李显军 田征基于LBIST的SOC可测性 设计 研究 随着集成电路设计 逐步迈向纳米尺度,芯片尺寸大幅缩减,导致集成度剧增和电路复杂度显著上。为了提高测试质量并降低测试成本,超大规模集成电路(VLSI)和片上系统(SOC)的设计 中广泛引入了各种可测性 设计 (DFT)方法。目前,... 蒋涵关键词:可测性设计 片上系统 SOC可测性 设计 的优化理论研究 2024年 随着现代电子技术的飞速发展,系统级芯片(System on a Chip,SOC)已成为各种电子系统中的核心组件。作为一种高度集成的电路,SOC实现了许多原本需要大量独立组件才能实现的功能。在传统的电子系统中,电路的设计 和制造通常是由不同的团队独立完成的,这种分离的操作方式导致了很多问题,如测试成本高、测试时间长等。为了解决这些问题,可测性 设计 (Design for Test,DFT)变得越来越重要。可测性 设计 是一种将测试纳入设计 流程中的方法,它旨在提高电路的可测性 ,从而降低测试成本和测试时间。本文将深入探讨SOC可测性 设计 的优化理论,通过有效的策略和实施方法,提高测试效率并降低测试成本。 徐美娟关键词:系统级芯片 可测性设计 高速串行通信接口IP的可测性 设计 随着集成电路的发展,So C设计 方法逐步成为当前集成电路设计 主流。基于IP核设计 的So C发展非常迅速,一直是工业界和学术界的关注热点。判断一款IP核优劣的标准不仅有IP核的性能,还包括其测试的难易程度。在IP核内插入D... 陈伟健关键词:可测性设计 扫描链 静态时序分析 基于Memory Shared Bus结构的可测性 设计 近年来,系统级芯片设计 技术飞速发展,多核中央处理器(CPU)架构以其优秀的处理性能成为新一代主流设计 架构。随着芯片工艺尺寸的不断缩小,片上规模庞大、晶体管集成度高、电路结构复杂的多核中央处理器架构芯片给芯片的测试工作带来... 雷鹏关键词:可测性设计 存储器内建自测试 共享总线 一种嵌入式EEPROM的可测性 设计 方法、系统及终端 本发明属于存储器测试技术领域,公开了一种嵌入式EEPROM的可测性 设计 方法、系统及终端,从外部接口将数据写入SRAM;逻辑自动将SRAM的数据写入EEPROM;逻辑复位,复位后逻辑自动从EEPROM将数据读出并写入SRA... 周清军 曹敬馨一种适用于芯片可测性 设计 的复位信号生成方法 本发明公开了一种适用于芯片可测性 设计 的复位信号生成方法,可 以将芯片内部的时钟信号通过构建时钟选择模块、时钟链模块,经过测试功能信号、压缩功能信号、扫描链功能信号等相关控制及输入信号的激励,最终输出为复位信号。本方法可 以实... 刘丽东 王洪超 闫阳基于混合扫描的碳足迹采集终端可测性 设计 及融合诊断 2024年 在“双碳”战略的背景下,针对国内对碳足迹采集终端及系统的迫切需求,提出了基于电力采集终端及通信系统的解决方案,并利用混合边界扫描技术提出了具体的“虚拟探针”可测性 设计 方案。还针对基于单一类型故障特征进行非线性“簇”电路故障诊断准确率低的难题,在研究小波包变换、PCA及Volterra核特征提取的基础上,提出了小波包变换与PCA特征层融合,并与基于Volterra核特征的初级诊断结果进行决策层融合的故障诊断方法。实验表明,该方法可 以有效提高故障诊断的准确率。 赵雪松 尹仕红 谢倩娴 侯婧 林海军 陈寅生关键词:可测性设计 信息融合 故障诊断 VOLTERRA核
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